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摩尔定律如何继续延续:3D堆叠技术或许是答案

作者:陈玲丽时间:2021-12-24来源:电子产品世界收藏

众所周知,在芯片领域有一个定律非常出名,那就是。它是由英特尔的创始人之一戈登·摩尔提出来的。其主要内容就是,芯片上的晶体管密度每18个月就会翻一番,随之而来的便是芯片性能的翻倍。

本文引用地址:http://www.lesgarconsaussi.com/article/202112/430572.htm

随着经过数十载的发展,目前片上晶体管的尺寸已经离技术极限不远。这意味着按照进一步缩减晶体管特征尺寸的难度越来越大,半导体工艺下一步发展走到了十字路口。在逼近物理极限的情况下,新工艺研发的难度以及人力和资金的投入,也是呈指数级攀升,因此,业界开始向更多方向进行探索。

在这样的情况下,是否要进一步通过缩小晶体管特征尺寸来继续半导体行业的发展成为了一个问题。一个方向当然是延续摩尔定律的路子继续缩小特征尺寸,引入新的光刻技术,引入新的器件等等:例如三星就发布了用于3nm的Gate All-Around FET路线图,但是随着性能和经济学推动力变弱,这样的路径还能走多远?

另一个方向就是用其他的路径来代替摩尔定律通过缩小晶体管特征尺寸实现的经济学和性能推动力,来延续半导体行业的发展。

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出现的原因

现代芯片的功能越来越复杂,芯片尺寸也越来越大,导致工艺技术越来越复杂,由此带来了成本问题:不但制造成本高,设计成本也越来越高。为了应对这个问题,很多人想到了使用模块化设计方法,即把功能块分离成小型模块,做成一个个高良率、低成本的芯粒,然后根据需要灵活组装起来,即把芯片合理剪裁到各种不同的应用。

近年来,学术界和产业界都在进行芯粒的研发工作。芯粒一般可以通过2.5D架构的中介层来组装或堆叠。2.5D技术是指将多块芯片粒在硅载片(silicon interposer)上使用互联线连接在一起,由于硅载片上的互联线密度可以远高于传统PCB上的互联线密度,因此可以实现高性能互联。其典型的技术即TSMC推出的CoWoS,InFO以及Intel的EMIB等技术。

而传统的 IC技术则是将多块芯片堆叠在一起,并使用TSV技术将不同的芯片做互联。目前, IC主要用在内存芯片之间的堆叠架构和传感器的堆叠,而2.5D技术则已经广泛应用在多款高端芯片组中。另外3D和2.5D之间也不是完全对立,例如在HBM内存中,多块内存之间使用3D IC集成,而内存与主芯片之间则使用2.5D技术集成在一起。

现在,抓住先进封装和3D集成提供的机会,芯粒为安全可靠的电子系统设计开辟了新的领域。通过调整放置在一个芯片封装中的芯粒数量,就可以创建不同规模的系统,大大提升了系统设计的灵活性和可扩展性,同时也大大降低了研发成本,缩短了研发周期。

什么是3D

从世界第一款CPU诞生开始到今天,甚至包括摩尔定律本身,都是在二维层面展开的。也就是说,研究重点都放在如何实现单位面积上元器件数量的增加以及微观精度的改进,而3D堆叠的概念是把一块芯片从二维展开至三维,那接下来我们就来了解一下什么叫做3D堆叠。

大家都知道CPU是一个超大规模的集成电路板,指甲盖儿大小的芯片上安置着数以亿计的晶体管,再也留不出任何空白的地方,那为何不再叠加一张纸放在它的上面呢?3D堆叠由此产生。

3D是利用堆叠技术或通过互连和其他微加工技术在芯片或结构的Z轴方向上形成三维集成,信号连接以及晶圆级,芯片级和硅盖封装具有不同的功能。针对包装和可靠性技术的三维堆叠处理技术。该技术用于微系统集成,是在片上系统(SOC)和多芯片模块(MCM)之后开发的先进的系统级封装制造技术。

所谓的3D堆叠技术其实很好理解,就是在原本的封装体里面,封装进两个以上不同功能的芯片,一般都是在不改变原本的封装体积大小,而在垂直方向进行的芯片叠放,这种技术所带来的特点就是改变了原有的在单位面积上不断增加晶体管的方式,而是在垂直方向上进行芯片叠放,自然也会实现芯片的功能多样化。

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总体上看,3D堆叠技术在集成度、性能、功耗等方面更具优势,同时设计自由度更高,开发时间更短,是各封装技术中最具发展前景的一种。当前,随着高效能运算、人工智能等应用兴起,加上用于提供多个晶圆垂直通信的TSV技术愈来愈成熟,可以看到越来越多的CPU、GPU和存储器开始采用3D堆叠技术。

在传统的SiP封装系统中,任何芯片堆栈都可以称为3D,因为在Z轴上功能和信号都有扩展,无论堆栈位于IC内部还是外部。目前,3D芯片技术的类别如下:

1.基于芯片堆叠的3D技术

3D IC的初始形式仍广泛用于SiP领域。具有相同功能的裸芯片从下到上堆叠以形成3D堆叠,然后通过两侧的接合线进行连接,最后以系统级封装(System-in-Package,SiP)的形式连接。堆叠方法可以是金字塔形,悬臂式,并排堆叠和其他方法。

另一种常见的方式是将一颗倒装焊(flip-chip)裸芯片安装在SiP基板上,另外一颗裸芯片以键合的方式安装在其上方,如下图所示,这种3D解决方案在手机中比较常用。

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2.基于有源TSV的3D技术

在这种3D集成技术中,至少一个裸芯片与另一个裸芯片堆叠在一起。下部裸芯片使用TSV技术,上部裸芯片通过TSV与下部裸芯片和SiP基板通信 。

以上的技术都是指在芯片工艺制作完成后,再进行堆叠形成3D,其实并不能称为真正的3D IC技术。这些手段基本都是在封装阶段进行,我们可以称之为3D集成、3D封装或者3D SiP技术。

3.基于无源TSV的3D技术

在SiP基板与裸芯片之间放置一个中介层(interposer)硅基板,中介层具备硅通孔(TSV),通过TSV连结硅基板上方与下方表面的金属层。有人将这种技术称为2.5D,因为作为中介层的硅基板是无源被动元件,TSV硅通孔并没有打在芯片本身上。如下图所示:

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4.基于芯片制造的3D技术

当前,基于芯片制造的3D技术主要应用于3D NAND FLASH。东芝和三星在3D NAND方面的开拓性工作带来了两项主要的3D NAND技术。3D NAND现在可以达到64层甚至更高的层,其输出已经超过2D NAND。

东芝开发了Bit Cost Scalable(BiCS)的工艺。BiCS工艺采用了一种先栅极方法(gate-first approach),这是通过交替沉积氧化物(SiO)层和多晶硅(pSi)层实现的。然后在这个层堆叠中形成一个通道孔,并填充氧化物-氮化物-氧化物(ONO)和 pSi。然后沉积光刻胶,通过一个连续的蚀刻流程,光刻胶修整并蚀刻出一个阶梯,形成互连。最后再蚀刻出一个槽并填充氧化物。如下图所示:

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三星则开发了Terabit Cell Array Transistor(TCAT)工艺。TCAT是一种后栅极方法(gate-last approach),其沉积的是交替的氧化物和氮化物层。然后形成一个穿过这些层的通道并填充ONO和pSi。然后与BiCS工艺类似形成阶梯。最后,蚀刻一个穿过这些层的槽并去除其中的氮化物,然后沉积氧化铝(AlO)、氮化钛(TiN)和钨(W)又对其进行回蚀(etch back),最后用坞填充这个槽。如下图所示:

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不过,目前3D芯片技术仍有不同层面的问题必须克服,包括设计能力的建构、是否可以达到最佳效益化、可靠度信赖度提升、成本的控制、测试与检验能力、整体供应链结构、新材料开发、细微化连接技术等都需要突破性的发展。

从当前市场情况来看,用于3D芯片设计的EDA工具多是以点工具为主,这些工具之间的脱节也拉长了芯片设计的周期。片面的EDA工具也会导致堆叠中单个裸片设计过度,从而增加芯片设计的成本。

国际大厂们之间的“3D堆叠大战”

· 美国加州圣塔克拉拉第二十四届年度技术研讨会上,台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。SoIC技术是采用硅穿孔(TSV)技术,可以达到无凸起的键合结构,可以把很多不同性质的临近芯片整合在一起,而且当中最关键、最神秘之处,就在于接合的材料,号称是价值高达十亿美元的机密材料,因此能直接透过微小的孔隙沟通多层的芯片,达成在相同的体积增加多倍以上的性能。

· 困于10nm的英特尔也在这方面寻找新的机会,推出其业界首创的3D逻辑芯片封装技术 —— Foveros,Foveros首次引入3D堆叠的优势,可实现在逻辑芯片上堆叠逻辑芯片。所以,“Foveros”逻辑芯片3D堆叠实际上并不是一种芯片,而是称之为逻辑晶圆3D堆叠技术。设计人员可在新的产品形态中“混搭”不同的技术专利模组与各种存储芯片和I/O配置。并使得产品能够分解成更小的“经畔组合”,其中I/O、SRAM和电源传输电路可以整合在基础晶圆中,而高性能逻辑“晶圆组合”则堆叠在顶部。

英特尔今年7月展现了RibbonFET新型晶体管架构,作为FinFET的替代。全新的封装方式可以将NMOS和PMOS堆叠在一起,紧密互联,从而在空间上提高芯片的晶体管密度。这种方式能在制程不便的情况下,将晶体管密度提升30%至50%,延续摩尔定律。

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此外,英特尔宣布推出Foveros Direct计划。这项技术应用于多种芯片混合封装的场景,可以将不同功能、不同制程的芯片以相邻或者层叠的方式结合在一起。Foveros Direct技术使得上下芯片之间的连接点密度提升了10倍,每个连接点的间距小于10微米。这项技术支持将CPU、GPU、IO芯片紧密结合在一起,同时还兼容来自在不同厂商的芯片混合进行封装。

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官方表示,该方案有较高的灵活性,支持客户依据不同的需求灵活定制芯片组合。此外,英特尔呼吁业界制定统一的标准,便于不同芯片之间的互联。

· AMD正式对外发布了旗下首款采用3D V-Cache技术的服务器处理器EPYC Milan-X,在保留了Zen 3架构的同时,通过增加缓存进一步提高处理器在密集型工作负载计算时的性能。

· 格芯于近日宣布推出适用于高性能计算应用的高密度3D堆叠测试芯片,该芯片采用格芯 12nm Leading-Performance (12LP) FinFET 工艺制造,运用Arm 3D网状互连技术,核心间数据通路更为直接,可降低延迟,提升数据传输率,满足数据中心、边缘计算和高端消费电子应用的需求。

“3D堆叠”的散热问题

3D堆叠的好处在于缩短了电流传递路径,也就是会降低功耗。不过,3D封装的挑战在于如何控制发热。如何解决“3D堆叠”的散热问题?   

“3D堆叠”随着堆叠元器件的增多,集中的热量如何有效散出去也成了大问题。目前AMD计划在3D堆栈的内存或逻辑芯片中间插入一个热电效应散热模块(TEC),原理是利用帕尔贴效应(Peltier Effect)。按照AMD的描述,利用帕尔贴效应,位于热电偶上方和下方的上下内存/逻辑芯片,不管哪一个温度更高,都可以利用热电偶将热量吸走,转向温度更低的一侧,进而排走。

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不过也有不少问题AMD没有解释清楚,比如会不会导致上下的元器件温度都比较高?热电偶本身也会耗电发热又如何处理?

在美国国防先进研究计划局资助下,IBM研究出嵌入式散热方式解决3D堆叠芯片散热问题。芯片嵌入式冷却技术通过将热提取电介质流体(如制冷系统中使用的电介质流体)泵入微小间隙中,不超过一根头发直径级别的堆栈。所使用的介电流体可以与电连接接触,因此不限于芯片或堆栈的一部分。该方案非常有利于芯片堆栈的散热,例如将存储器和加速器芯片置于堆栈中的高功率芯片之上,这可以提高从图形渲染到深度学习算法的各种速度。

其实,早在2017年的IEDM大会上,比利时微电子研究中心(IMEC)宣布针对高性能计算系统首次实现了基于冲击射流冷却的高效率、低成本散热技术。主要面向散热问题日益突出的3D堆叠高性能计算系统(High performance computation,HPC)。其散热性能达到0.15cm2K/W, 同时散热系统的泵功率可以降低到0.4W。



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